以反引号`开始的某些标识符是Verilog系统编译指令。编译指令为Verilog代码的撰写、编译、调试等提供了极大的便利。下面介绍下完整的8种编译指令,其中前4种使用频率较高。`define,`undef在编译阶段,`define用于文本替换,类似于C语言中的#define。一旦`define指令被编译,其在整个编译过程中都会有效。例如,在一个文件中定义:`defineDATA_DW32则在另一个文件中也可以直接使用DATA_DW。`defineS$stop;//用`S来代替系统函数$stop;(包括分号)`defineWORD_DEFreg[31:0]//可以用`WORD_DEF来声明32b